Knjižnice, napisane v SystemVerilog u

cheshire

Minimalni 64-bitni RISC-V SoC, ki podpira Linux, zgrajen okoli CVA6 (s platformo pulp).
  • 44
  • GNU General Public License v3.0

C128_MiSTer

  • 35

wd65c02

Cikel natančne implementacije FPGA različnih različic CPE 6502.
  • 23
  • GNU General Public License v3.0 only

verilog-ext

Razširitve Verilog za Emacs.
  • 23
  • GNU General Public License v3.0 only

DDR4_controller

  • 22
  • Apache License 2.0

mil1553-spi

MIL-STD-1553 <->SPI most.
  • 21
  • MIT

cortex-m0-soft-microcontroller

Izvedba programskega mikrokrmilnika ARM Cortex-M0.
  • 18
  • MIT

Tiny_But_Mighty_I2C_Master_Verilog

Modul I2C Master Verilog.
  • 16
  • GNU General Public License v3.0 only

FPGA-Video-Processing

Obdelava videa v realnem času z Gaussovimi + Sobelovimi filtri, ki ciljajo na Artix-7 FPGA.
  • 15

dnn-engine

AXI-Stream Universal DNN Engine z novim pretokom podatkov, ki omogoča 70,7 Gops/mm2 na TSMC 65nm GP za 8-bitni VGG16.
  • 15

SVA-AXI4-FVIP

Lastnosti YosysHQ SVA AXI.
  • 14
  • ISC

libsv

Odprtokodna, parametrizirana knjižnica IP digitalne strojne opreme SystemVerilog.
  • 13
  • MIT

ndk-app-minimal

Minimalna aplikacija, ki temelji na kompletu za razvoj omrežja (NDK) za kartice FPGA.
  • 13
  • BSD 3-clause "New" or "Revised"

clic

Krmilnik hitrih prekinitev RISC-V (s platformo pulp).
  • 11
  • Apache License 2.0

rggen-sv-rtl

Skupni moduli SystemVerilog RTL za RgGen.
  • 9
  • MIT

mips_cpu

Enociklični 32-bitni MIPS.
  • 9

hardcloud

FPGA kot naprava za razbremenitev OpenMP..
  • 9
  • Apache License 2.0

risc-v-single-cycle

32-bitni procesor z enim ciklom Risc-V.
  • 8

rp32

Procesor RISC-V s CPI=1 (vsak posamezen ukaz se izvede v enem taktu).
  • 6
  • Apache License 2.0

simple10GbaseR

FPGA nizka zakasnitev 10GBASE-R PCS.
  • 4
  • MIT

Arithmetic-Circuits

Ta repozitorij vsebuje različne module, ki izvajajo aritmetične operacije. (avtor GabbedT).
  • 2
  • MIT

v_fplib

Knjižnica Verilog FPU.
  • 1
  • GNU General Public License v3.0

picoMIPS

procesor picoMIPS, ki izvaja afino transformacijo.
  • 1
  • MIT

RV32-Apogeo

32-bitni RISC-V, 7-stopenjski, brez reda, špekulativni procesor za eno izdajo. Jedro izvaja razširitve B, C in M. Na voljo sta predpomnilnika I in D..
  • 1
  • MIT

risc-v_pipelined_cpu

CPE RISC-V s 5-stopenjskim cevovodom, napisano v SystemVerilog.
  • 0

FPGAprojects

Kode Verilog za projekte FPGA, ki sem jih naredil leta 2019, vključno s 5-stopenjskim cevovodnim procesorjem MIPS.
  • 0

TCB

Tesno povezano vodilo, nizka kompleksnost, visoko zmogljivo sistemsko vodilo..
  • 0
  • Apache License 2.0

basys3_fpga_sandbox

Učenje osnov Systemverilog, testbench in še več.
  • 0

osdr-q10

Datoteke oblikovanja sidra Orion, vdelana programska oprema in koda FPGA..
  • 0